AGRV32Q32

AGRV2K CPLDs is the low cost CPLDs. This instant-on, non-volatile CPLD family targets general-purpose and low-density logic. The logic density is 2K Logic Elements with LQFP-100(AGRV2K100)，LQFP-64(AGRV2K64) ,LQFP-48(AGRV2K48) and QFN-32(AGRV2KQ32)packages.

• Low-Cost and low-power CPLD

• Instant-on, non-volatile standard compatible architecture.

• Up to 4 global clock lines in the global clock network that drive throughout the entire device.

• Provides programmable fast propagation delay and clock-to-output times.

• Provides PLL per device, clock multiplication, and phase shifting.

• Supports 3.3-V logic level

• Programmable slew rate, drive strength, bus-hold, programmable pull-up resistors, open-drain output, Schmitt triggers and programmable input delay.

• Built-in Joint Test Action Group (JTAG) boundary-scan test (BST) circuitry complaint with IEEE Std. 1149.1-1990

• ISP circuitry compliant with IEEE Std. 1532

• 3.3-V LVCMOS and LVTTL standards

AGRV2K cpld是一种低成本的cpld。这种即时启动、非易失性CPLD家族的目标是通用和低密度逻辑。逻辑密度为2K逻辑元素，包含LQFP-100(AGRV2K100)，LQFP-64(AGRV2K64),LQFP-48(AGRV2K48)和QFN-32（AGRV2KQ32）封装。

• 低成本和低功耗CPLD

• 即时启动，非易失性标准兼容架构。

• 全局时钟网络中多达4条全局时钟线驱动整个设备。

• 提供可编程的快速传播延迟和时钟到输出时间。

• 提供每个设备的锁相环（PLL），时钟乘法和相移。

• 支持3.3 v逻辑电平

• 可编程转换速率，驱动强度，总线保持，可编程上拉电阻，开漏输出，施密特触发器和可编程输入延迟。

• 内置JTAG 和BST，电路符合 IEEE 标准。 1149.1-1990

• ISP电路符合IEEE标准1532

• 3.3 v LVCMOS和LVTTL标准

• 工作结温范围为 -40 至 100 °C

芯片名称：AG32VF/AGRV2K

一、芯片型号
国产唯一的异构双核（RISC-V+FPGA）处理器。
1：CPLD/FPGA：型号为AGRV2K，包含2K逻辑单元（对外宣传型号，集成再MCU中，所以没有单独的丝印）
2 ：RISC-V MCU：型号为AG32VF103/303/407（芯片所使用的丝印）
3：芯片统一的丝印是：AG32VF103/303/407
4：管脚为：QFN-32，LQPF-48，LQPF-64，LQPF-100
特别提供：新批次的货会把“103丝印”全部改成"303丝印"（为同一颗料）

二、芯片用法：
1：可以独立当做CPLD/FPGA使用（无需开启MCU，MCU处于静默状态）
2：可以独立当做MCU使用，与STM32管脚兼容（无需开启CPLD/FPGA，CPLD/FPGA处于静默状态）
3：同时使用MCU和FPGA/CPLD，通过AHB总线交互（最强性能）

三、特性优势：
1：MCU初始与STM32管脚兼容，但可以通过配置文件全部灵活重定义；
2：主频达到248MHz，实测跑到384MHz，性能指标与STM32F407同一个级别，CoreMark跑分248MHz（数据手册中最高频率）到630，384MHz（最高可运行频率）到976；
3：FPGA逻辑可以灵活模拟出客户额外所需的接口；
4：内置Flash，实现零等待；

四、开发工具：
1：MCU部分使用VScode搭建开发环境（我们提供所有安装包）；
2：CPLD/FPGA使用Quartus开发（兼容Altera，代码可以直接参考Quartus所编写的Verilog语言），开发好通过Supra工具综合转换。

五、内部总线：
1：MCU+FPGA/CPLD交互使用通过AHB总线挂在一起（可以参考下ADC,DAC,以及比较器），FPGA/CPLD通过类似于MCU外设的型号挂在MCU上，速度比传统的SPI快上很多倍，可以单独运行也可以交互运行。

六、开发例程：
1：MCU部分例程安装好开发包后可以直接参考：analog_ip.v， ahb2apb.v, SDK下examples/analog/logic

七、下载方式：
1：可以使用Jlink V9以上
2：SWD（2线模式）
3：串口下载（只能下载不能调试）
4：AGM专用DAPLINK下载器等（MCU和FPGA均可使用）:
下载调试多种选择，手边有啥就用啥，快捷方便

八、特殊用法：
1：MCU本生只带了一个CAN，如果需要2个CAN可以直接用里面的FPGA模拟出一个，占用1.5K的逻辑单元，这个一般MCU无法做到
2：除了MCU功能，用户也可以用里面的FPGA来实现74HC164, 138的功能，或者其他需要用FPGA逻辑实现的功能，比如高速数据采集，电机控制等。

AG32(AGRV2K)_pinout_100_64_48_32_2K.xlsx