AG576SL100

AG576 CPLDs is the low cost CPLDs. This instant-on, non-volatile CPLD family targets general-purpose and low-density logic. The logic density is 576 Logic Elements with LQFP-100 and 144 package.

• Low-Cost and low-power CPLD

• Instant-on, non-volatile standard compatible architecture.

• Up to 4 global clock lines in the global clock network that drive throughout the entire device.

• Provides programmable fast propagation delay and clock-to-output times.

• Provides PLL per device, clock multiplication, and phase shifting.

• UFM supports non-volatile storage up to 256 Kbits.

• Supports 3.3-V, 2.5-V, 1.8-V, and 1.5-V logic level

• Programmable slew rate, drive strength, bus-hold, programmable pull-up resistors, open-drain output, Schmitt triggers and programmable input delay.

• Built-in Joint Test Action Group (JTAG) boundary-scan test (BST) circuitry complaint with IEEE Std. 1149.1-1990

• ISP circuitry compliant with IEEE Std. 1532

• 3.3-V, 2.5-V, 1.8-V, 1.5-V LVCMOS and LVTTL standards

• Emulated LVDS output (LVDS_E_3R)

• Emulated RSDS output (RSDS_E_3R)

AG576SL100C3是一款超低成本的FPGA，逻辑资源有576个宏单元，可以替代ALTERA的EPM570T100CxN,EPM570T100IxN价格远低于其他品牌同等资源的FPGA器件。目前越来越多的工业客户选择AG576SL100C3，提高产品的综合性价比

• 低成本、低功耗的CPLD

• 即时启动、非易失性FPGA 架构。

• 全局时钟网络中多达4条全局时钟线驱动整个设备。

• 提供可编程的传播延迟和时钟到输出时间。

• 每个器件提供PLL，提供时钟倍频和移相（AG256 没有PLL）。

• UFM 支持 256 Kbits 的非易失性存储。

• 支持 3.3-V、2.5-V、1.8-V 和 1.5-V 逻辑电平

• 可编程压摆率、驱动强度、总线保持、可编程上拉电阻、开漏输出、施密特触发器和可编程输入延迟。

• 内置JTAG 和BST，电路符合 IEEE 标准。 1149.1-1990

• ISP 电路符合 IEEE 标准. 1532

• 3.3-V、2.5-V、1.8-V、1.5-V LVCMOS 和 LVTTL 标准

• 仿真 LVDS 输出 (LVDS_E_3R)

• 仿真 RSDS 输出 (RSDS_E_3R)

• 工作结温范围为 -40 至 100 °C

AG_CPLD_Rev1_1.pdf

AG_CPLD_guide.pdf

AG576SL100_Pinout.xlsx

AG576SL100开发板原理图.pdf